6/14/2025，作者：光纖在線特邀編輯Helen
光纖在線訊，當?shù)貢r間 6 月 11 日，PCI-SIG 正式發(fā)布 PCIe 7.0 規(guī)范。AI 應(yīng)用蓬勃發(fā)展，對數(shù)據(jù)傳輸要求呈指數(shù)級增長。PCIe 6.0 雖帶來顯著提升，速率達 64 GT/s ，但面對復(fù)雜 AI 模型訓練與大規(guī)模數(shù)據(jù)處理，其帶寬已難以滿足需求，數(shù)據(jù)傳輸瓶頸凸顯。

PCIe 7.0 則實現(xiàn)重大突破，原始比特率躍升至 128 GT/s，x16 配置下雙向傳輸速度高達 512GB/s，帶寬翻倍。它采用 PAM4 信令和基于 Flit 的編碼，優(yōu)化了電源效率，保持向后兼容性。PCIe 7.0 的問世，將有效打破 AI 應(yīng)用的數(shù)據(jù)傳輸瓶頸，為 AI 發(fā)展提供堅實支撐，推動行業(yè)邁向新高度。

以下我們用Q&A的形式，從技術(shù)、應(yīng)用等層面初步了解PCIe 7.0及相關(guān)動態(tài).

1. PCI-SIG 技術(shù)工作組在開發(fā) PCIe 7.0 規(guī)范時設(shè)定了哪些功能目標？
在2022年6月，PCI-SIG 技術(shù)工作組完成PCIe 6.0 發(fā)布后，即啟動 PCIe 7.0 開發(fā)計劃并設(shè)定了以下6個目標：
1)提供 128 GT/s 的原始比特率，并通過 x16 通道配置實現(xiàn)最高 512 GB/s 的雙向帶寬
2)采用 PAM4（4 電平脈沖幅度調(diào)制）信令技術(shù)
3)聚焦通道參數(shù)與傳輸距離優(yōu)化
4)持續(xù)實現(xiàn)低延遲與高可靠性目標
5)提升電源效率
6)保持與所有前代 PCIe 技術(shù)的向后兼容性

2. 從1.0到7.0，PCI Express x.0的迭代是怎樣演進的？


注：GT/s（Giga Transfers per Second）代表單通道每秒傳輸率，不考慮編碼開銷，是衡量高速串行接口（如 PCIe、USB、HDMI 等）物理層傳輸速率的單位。GB/s（Giga Byte per Second） 則代表每秒傳輸?shù)淖止?jié)數(shù)。
以PCIe 7.0為例，基于PAM4（4 電平脈沖幅度調(diào)制），波特率64GBaud/s,  傳輸率128GT/s。1b/1b物理層編碼下對應(yīng)比特傳輸率為128Gbit/s （字節(jié)傳輸率16 GByte/s）。 x16： 16路單向帶寬為256GByte/s，雙向帶寬為512GByte/s。 

3. PCIe 7.0主要應(yīng)用場景有哪些？前一代PCIe 6.0是否已商用？
PCIe技術(shù)路線圖遵循每三年速率翻一倍的規(guī)律，最新發(fā)布的PCIe 7.0主要涵蓋海量數(shù)據(jù)交互、對時延要求極高的應(yīng)用和市場，包括人工智能與機器學習（AI/ML）、800G/1.6T以太網(wǎng)、高性能計算（HPC）、量子計算、超大規(guī)模數(shù)據(jù)中心和云計算領(lǐng)域，在GPU、CPU、NIC（網(wǎng)卡）、SSD(存儲)和其他單元之間提供低延遲低功耗的可靠、高效連接。
前一代PCIe 6.0是2022年正式發(fā)布，x16雙向帶寬為PCIe 7.0的一半，256GByte/s。目前Intel、AMD的CPU平臺尚未原生支持PCIe 6.0，消費級產(chǎn)品（如個人電腦）適配周期更長。在數(shù)據(jù)中心，支持PCIe 6.0的存儲器和加速器可能率先落地，如英偉達基于 Blackwell 架構(gòu)的 GB200 （集成 Grace CPU 和 Hopper GPU）。

4. PCIe 7.0支持的傳輸距離有多遠？
雖然PCI-SIG 已發(fā)布的 CopprLink 線纜規(guī)范主要適用于 PCIe 5.0 （32GT/s） 和 PCIe 6.0 (64GT/s)，但PCIe 7.0規(guī)范的目標通道范圍與PCIe 6.0保持一致，在單連接拓撲中應(yīng)滿足4~14英寸的系統(tǒng)布線長度和2~4英寸的AIC(擴展卡)布線長度。
在今年的Computex臺北電腦展上Molex展示了的PCIe 7.0連接方案 （“Genesis”）, 基于SFF TA-1040連接器接口和29AWG低損耗微波同軸電纜，實現(xiàn)了1米距離的128GT/s傳輸。

5. 與PCIe 6.0相比，PCIe 7.0在FEC編碼方式上有何不同？會帶來哪些優(yōu)勢？
PCIe 6.0采用固定 Reed-Solomon 編碼,可糾正每 256 字節(jié)數(shù)據(jù)中的?24 位錯誤,目標 BER控制在?1E-12?以下。
PCIe 7.0沿用 1b/1b Flit 模式，F(xiàn)EC編碼升級為?低密度奇偶校驗（LDPC）編碼的增強型 FEC，糾錯能力可提升至每 256 字節(jié)數(shù)據(jù)糾錯?48 位，且目標 BER 進一步降低至?1E-15。
除提高糾錯能力和改善誤碼性能外，PCIe 7.0 的流控單元 Flit 與PCIe6.0在基本結(jié)構(gòu)上是相似的，均采用 256 字節(jié)的固定大小數(shù)據(jù)包格式，但FEC 冗余從 6 字節(jié)降至 4 字節(jié)，使得PCIe 7.0 有效載荷率可提升至 94.5%。

6. PCI-SIG是否會為PCIe 7.0技術(shù)制定新的合規(guī)性規(guī)范？合規(guī)性測試何時開始？
合規(guī)要求本質(zhì)上是漸進式的，且基于前代 PCIe 架構(gòu)逐步完善。PCIe 7.0 的測試預(yù)計于 2026 年啟動，PCI-SIG將待正式的合規(guī)規(guī)范成熟后發(fā)布并同步提供相應(yīng)的測試要求和測試方法。

7. PCIe 技術(shù)支持光互連嗎？
目前的PCIe 不支持光互聯(lián)，而銅纜很難應(yīng)用在1米以上的跨機架連接。PCI-SIG 光學工作組正在探索支持多種光學技術(shù)的光互連方案，以使 PCIe 架構(gòu)更適配光傳輸。未來光纖方案可能覆蓋?10 米至數(shù)百米的范圍，以滿足數(shù)據(jù)中心、AI 集群等場景需求。
在 2024 年超級計算大會（SC24）上，Rambus、VIAVI 與 Samtec?三家公司聯(lián)合演示了 CXL over optics 原型系統(tǒng)，通過光纖實現(xiàn) CXL 鏈路的長距離傳輸，驗證了光互連與 CXL 協(xié)議的兼容性。新華三集團在 2024 年 8 月發(fā)布的業(yè)界首個CXL-O（Compute Express Link Over Optical）光互連解決方案，支持100 米以上的光纖傳輸，實現(xiàn)跨服務(wù)器的內(nèi)存共享，參數(shù)同步效率提升 30% 以上。
未來PCIe的光互聯(lián)會與CXL 協(xié)會一起，推動 CXL-O 與 PCIe over Optical 標準兼容。

8. PCIe與CXL的關(guān)系？
PCIe（Peripheral Component Interconnect Express）與 CXL（Compute Express Link）是兩種關(guān)鍵的高速互連技術(shù)，前者是通用設(shè)備連接的基石，后者是針對異構(gòu)計算和內(nèi)存擴展的增強方案，專為高性能計算設(shè)計，如 AI 訓練集群（GPU 內(nèi)存共享）、數(shù)據(jù)中心內(nèi)存池化（動態(tài)分配資源）、自動駕駛（低延遲傳感器處理）等。
CXL 完全復(fù)用 PCIe 的物理層規(guī)范。CXL.io 協(xié)議直接繼承 PCIe 的事務(wù)層和數(shù)據(jù)鏈路層，在保持與現(xiàn)有 PCIe 生態(tài)的兼容性的同時，新增了CXL.cache（緩存一致性）和CXL.mem（內(nèi)存擴展）協(xié)議，低延遲特性適合高頻交易、實時推理等對延遲敏感的場景。

9. PCIe 8.0規(guī)范何時發(fā)布？
在 2025 年 6 月的 PCI-SIG 開發(fā)者大會上，PCI-SIG 宣布已啟動 PCIe 8.0 規(guī)范的探索工作，該規(guī)范的詳細信息將在近期公布。