3/24/2025，光纖在線訊，PCIe自誕生以來歷經(jīng)多次迭代升級(jí)，現(xiàn)已成為CPU、GPU、FPGA、SSD等計(jì)算設(shè)備間不可或缺的互連橋梁。PCIe 7.0標(biāo)準(zhǔn)更是將數(shù)據(jù)傳輸速率提升至令人驚嘆的32 GB/s（每通道），日前PCI-SIG發(fā)布了PCI Express 7.0規(guī)范的0.9版本。不出意外，正式版本SPEC規(guī)范也將在2025年內(nèi)發(fā)布，比之前預(yù)計(jì)的2027年要提前很多。 PCIe 7.0將把每個(gè)引腳的數(shù)據(jù)傳輸速度提高到128 GT/s，大幅提高PCIe 6.0的64 GT/s和PCIe 5.0的32 GT/s。這意味著在考慮編碼開銷之前，一個(gè)16通道（x16）連接可以支持512GB/s的雙向帶寬。為了提高數(shù)據(jù)傳輸率和帶寬，PCIe Gen7接口將使用四級(jí)脈沖振幅調(diào)制（PAM4）信令、1b/1b flit模式編碼和前向糾錯(cuò)（FEC），這些都是該標(biāo)準(zhǔn)從PCIe Gen6繼承的功能。盡管PCIe 7.0規(guī)范的最終版本預(yù)期將在2025年內(nèi)面世，但由于研發(fā)、測(cè)試及制造過程中遇到的各種障礙，實(shí)際產(chǎn)品可能需要更長(zhǎng)時(shí)間才能廣泛普及。

PCIE7.0關(guān)鍵特性指標(biāo)匯總
1.帶寬翻倍：
PCIe 7.0旨在將PCIe 6.0的傳輸速率（64 GT/s）提升一倍至128 GT/s的原始比特率，并通過x16配置提供高達(dá)512 GB/s的雙向傳輸速度。這代表了數(shù)據(jù)吞吐量的一次重大飛躍，對(duì)于需要處理大量數(shù)據(jù)的應(yīng)用至關(guān)重要。
2.采用PAM4信號(hào)技術(shù)：
繼續(xù)使用并優(yōu)化自PCIe 6.0引入的Pulse Amplitude Modulation with 4 levels (PAM4)信號(hào)技術(shù)，該技術(shù)允許每個(gè)時(shí)鐘周期編碼兩個(gè)數(shù)據(jù)位，從而有效地提高了數(shù)據(jù)傳輸效率。
3.關(guān)注通道參數(shù)和可達(dá)性：
在設(shè)計(jì)中注重物理層的通道性能，確保信號(hào)在更長(zhǎng)距離上的完整性，這對(duì)于數(shù)據(jù)中心內(nèi)部的互聯(lián)尤其重要。
4.持續(xù)提供低延遲和高可靠性：
確保數(shù)據(jù)傳輸不僅速度快，而且延遲極低、可靠性極高，這對(duì)實(shí)時(shí)應(yīng)用如人工智能/機(jī)器學(xué)習(xí)(AI/ML)和云計(jì)算等非常重要。
5.提高能效：
隨著設(shè)備性能的增強(qiáng)，能效問題變得越來越關(guān)鍵。PCIe 7.0致力于減少能源消耗，使數(shù)據(jù)中心和其他高性能計(jì)算環(huán)境更加環(huán)保和經(jīng)濟(jì)。
6.保持向后兼容性：
盡管引入了許多新技術(shù)，但PCIe 7.0仍然支持所有先前版本的PCIe技術(shù)，這意味著現(xiàn)有硬件投資可以得到保護(hù)，同時(shí)也能平滑過渡到新一代標(biāo)準(zhǔn)。
      

PCIE7.0的發(fā)布對(duì)高速銅纜的影響分析
數(shù)據(jù)中心內(nèi)部以及不同數(shù)據(jù)中心之間的高速數(shù)據(jù)傳輸需求急劇增長(zhǎng)。AI應(yīng)用如深度學(xué)習(xí)、機(jī)器學(xué)習(xí)等需要處理海量數(shù)據(jù)，且對(duì)實(shí)時(shí)性和帶寬有著極高的要求。傳統(tǒng)的銅線介質(zhì)的PCIe（Peripheral Component Interconnect Express）總線，在傳輸距離、帶寬擴(kuò)展以及信號(hào)完整性方面存在物理限制，難以滿足大規(guī)模數(shù)據(jù)中心之間長(zhǎng)距離、高帶寬的數(shù)據(jù)傳輸需求。PCIe 7.0的定稿既凸顯了銅纜在高頻傳輸中的局限性，也推動(dòng)了過渡方案與光學(xué)技術(shù)的并行發(fā)展。短期內(nèi)，銅纜通過工程優(yōu)化和過渡標(biāo)準(zhǔn)維持應(yīng)用；長(zhǎng)期來看，光互聯(lián)將成為突破帶寬瓶頸的關(guān)鍵，尤其在數(shù)據(jù)密集型領(lǐng)域。這一技術(shù)迭代反映了PCI-SIG在平衡性能需求與物理限制中的戰(zhàn)略布局。

1. 高頻信號(hào)下的銅纜物理瓶頸加劇
PCIe 7.0的傳輸速率達(dá)到128 GT/s，x16雙向帶寬達(dá)512 GB/s，相比PCIe 6.0再次翻倍。為實(shí)現(xiàn)這一目標(biāo)，其物理層總線頻率需提升至約30GHz，這對(duì)傳統(tǒng)銅纜的電氣性能提出了更高要求。  銅纜在高頻下信號(hào)衰減嚴(yán)重，長(zhǎng)距離傳輸時(shí)易受電磁干擾，導(dǎo)致數(shù)據(jù)完整性下降。盡管PCIe 7.0沿用了PAM4調(diào)制和FLIT編碼技術(shù)以優(yōu)化信號(hào)效率，但銅纜的物理限制仍難以完全規(guī)避。  為緩解高頻損耗，可能需要更厚的印刷電路板（PCB）、低損耗材料或重定時(shí)器（Retimer）技術(shù)，但這些方案會(huì)增加成本和設(shè)計(jì)復(fù)雜度。

2. 過渡性銅纜標(biāo)準(zhǔn)的開發(fā)與應(yīng)用
盡管銅纜面臨瓶頸，短期內(nèi)仍需依賴其作為過渡方案，過程中AEC和ACC將更有競(jìng)爭(zhēng)優(yōu)勢(shì)；AEC有源電纜，通過在電纜兩端加入CDR（時(shí)鐘數(shù)據(jù)恢復(fù)）和Retimer芯片架構(gòu)，不僅放大和均衡傳輸信號(hào)，還重塑信號(hào)，從而延長(zhǎng)傳輸距離。適用于需要長(zhǎng)距離、低功耗和緊湊設(shè)計(jì)的應(yīng)用場(chǎng)景。AEC在服務(wù)器端口速率提升的背景下，其應(yīng)用場(chǎng)景從主要用于跨機(jī)柜互聯(lián)，拓展到機(jī)柜到架頂交換機(jī)這一層互聯(lián)，成為光模塊的部分替代方案。它能夠在一定程度上解決隨著速率提高，銅纜傳輸距離縮短的問題，通過芯片和自身技術(shù)延長(zhǎng)傳輸距離，滿足服務(wù)器間互聯(lián)需求。例如，在未來芯片和芯片互聯(lián)速率不斷升級(jí)時(shí)，AEC將發(fā)揮重要作用，直接影響整個(gè)系統(tǒng)的推理和訓(xùn)練效率。
PCI-SIG推出了支持PCIe 5.0（32 GT/s）和6.0（64 GT/s）的銅纜標(biāo)準(zhǔn)，允許1米內(nèi)高速連接，外部延長(zhǎng)線可達(dá)2米。該標(biāo)準(zhǔn)旨在緩解PCB走線的覆蓋范圍限制，但無法滿足PCIe 7.0的更高需求。  消費(fèi)級(jí)硬件（如顯卡、SSD）對(duì)PCIe 7.0的需求較低，預(yù)計(jì)未來3-5年內(nèi)主流仍為PCIe 5.0/6.0，銅纜仍為消費(fèi)端的主要選擇。

 3. 長(zhǎng)期轉(zhuǎn)型：光學(xué)連接的必然性
PCIe 7.0的帶寬需求加速了光學(xué)互聯(lián)的探索：  
光互聯(lián)的優(yōu)勢(shì)：光纖傳輸具有低延遲、高帶寬、抗干擾和長(zhǎng)距離覆蓋等特性，尤其適合數(shù)據(jù)中心、AI/ML、超算等場(chǎng)景。光信號(hào)在30GHz以上頻段表現(xiàn)更穩(wěn)定，功耗也更低。  
PCI-SIG光學(xué)工作組：2023年成立的該工作組致力于制定光互聯(lián)標(biāo)準(zhǔn)，支持多種光學(xué)技術(shù)，未來可能推出兼容PCIe架構(gòu)的光纖連接器外形。此舉標(biāo)志著銅纜在高端領(lǐng)域的逐步邊緣化。  
兼容性過渡：初期光互聯(lián)可能作為銅纜的補(bǔ)充（如外部高速連接），但長(zhǎng)期或取代傳統(tǒng)CEM連接器，成為PCIe 8.0及以后的核心方案。

4. 銅纜在PCIe7.0以后的未來定位
短距離與成本敏感場(chǎng)景：在短距離（如主板內(nèi)部）和消費(fèi)級(jí)市場(chǎng)，銅纜憑借成熟產(chǎn)業(yè)鏈和低成本仍具優(yōu)勢(shì)。  
專業(yè)領(lǐng)域的逐步退出：數(shù)據(jù)中心、AI集群等場(chǎng)景對(duì)帶寬和延遲要求極高，銅纜將難以滿足需求，預(yù)計(jì)2028年后光互聯(lián)產(chǎn)品逐步普及。


【PCIe標(biāo)準(zhǔn)發(fā)展歷程科普】

PCIE3.0
最早第一代PCIe 1.0標(biāo)準(zhǔn)于2003年推出，支持每通道2.5GT/S的傳輸速率和每通道250MB/S的數(shù)據(jù)速率，隨著技術(shù)的進(jìn)步，2007年初推出第二代的PCIe,其每通道傳輸速度為5 GT/s，吞吐量（帶寬）也增加了一倍，達(dá)到每通道500MB/s,，但由于8b/10b編碼方案的開銷占比為20%，因此單lane的傳輸帶寬為4 Gb/s。PCIe 3.0及以后的版本使用更高效的128b/130b編碼，將開銷占比降低到了1.5%。通過減少開銷占比，PCIe3.0的單lane傳輸帶寬相比PCIe2.0翻倍，達(dá)到8 Gb/s，同時(shí)保持了與PCle 2.0版本軟件和機(jī)械接口的兼容性。由于完全向下兼容，PCIe 3.0為客戶端和服務(wù)器配置提供了與PCIe 2.0相同的拓?fù)浣Y(jié)構(gòu)。PCIe 1. x和2. x卡可以無縫地插入支持PCIe 3.0的插槽中，反之亦然，支持這些配置以協(xié)商的最高性能水平運(yùn)行。PCIe 3.0規(guī)范包含了Base和CEM（卡機(jī)電）規(guī)范，其中基本規(guī)范里的電氣部分定義了集成電路(IC)級(jí)的電氣性能，并支持8 GT/s信令。眼圖（Eye Diagram）是一種通信領(lǐng)域中常用的時(shí)域分析工具，它可以用來評(píng)估數(shù)字通信系統(tǒng)中的信號(hào)完整性和傳輸質(zhì)量（因?yàn)槭静ㄆ黠@示的圖形很像人的眼睛，因此被稱為“眼圖”）。由于PCIe的傳輸速率隨著標(biāo)準(zhǔn)的迭代而增加，信號(hào)質(zhì)量也會(huì)受到影響。如下圖中的眼圖閉合所示，通道長(zhǎng)度越長(zhǎng)信號(hào)質(zhì)量也會(huì)越低，隨著速度和信道距離的增加，物理層的驗(yàn)證測(cè)試更具挑戰(zhàn)性。PCIe 3.0中8 GT/s的速度嚴(yán)重降低了接收器的信號(hào)，這將在示波器上以眼圖閉合的形式出現(xiàn)（不均衡）。為了實(shí)現(xiàn)準(zhǔn)確的通信，發(fā)送端和接收端需要就構(gòu)成1和0的電平達(dá)成均衡，并采用諸如均衡和去加重等技術(shù)，使接收端清晰地看到數(shù)據(jù)。
PCIe 3.0標(biāo)準(zhǔn)增加了接收器均衡和發(fā)送器去加重點(diǎn)，這對(duì)于能否實(shí)現(xiàn)8 GT/s及以上的速率至關(guān)重要。均衡可以在發(fā)送器、接收器或同時(shí)在兩者中。PCIe 1.x和PCIe 2.x指定了一種簡(jiǎn)單的均衡形式，稱為發(fā)送器去加重。去加重減少了接收器接收到的低頻能量，均衡則降低了高頻時(shí)更大的信道損耗影響。接收器均衡的實(shí)現(xiàn)需要各種類型的算法，最常見的兩種是線性反饋和決策反饋(DFE)。發(fā)送器去加重均衡發(fā)生在發(fā)送器，而DFE預(yù)加重發(fā)生在接收器。接收器均衡也可以包括與DFE相結(jié)合的連續(xù)時(shí)間線性均衡（CTLE）。為了提高發(fā)送端和接收端之間的傳輸距離，PCIe 3.0引入了一個(gè)主動(dòng)均衡適應(yīng)過程，接收器可以調(diào)整發(fā)送器的前置尖頭信號(hào)和去加重，以實(shí)現(xiàn)最適合自己的特定傳輸線的均衡性能。該性能需要全新的物理層測(cè)試，即接收器和發(fā)送器的鏈路均衡測(cè)試。鏈路均衡接收器測(cè)試的目的是檢查接收器是否可以在最壞的應(yīng)力條件下調(diào)整其鏈路的發(fā)送器均衡，而鏈路均衡發(fā)送器測(cè)試的目的是檢查發(fā)送器是否按照鏈路的接收器的請(qǐng)求在物理上和邏輯上執(zhí)行更改。
      

PCIE4.0
PCIe 4.0標(biāo)準(zhǔn)在PCIe 3.0上線7年后于2017年推出。與前一代相比，PCIe 4.0將傳輸速率從8 Gb/s提高至16 Gb/s，并與前幾代技術(shù)從軟件到時(shí)鐘架構(gòu)再到機(jī)械接口充分兼容。從協(xié)議和編碼的角度來看，PCIe 4.0與PCIe 3.0有許多共同點(diǎn)，包括128/130位編碼。乍一看，PCIe 4.0與PCIe 3.0的共同點(diǎn)相較PCIe 3.0與PCIe 2.0的共同點(diǎn)更多。但是，當(dāng)提高設(shè)備速度時(shí)，會(huì)自動(dòng)通過相同的通道發(fā)送更高的頻率。電信號(hào)傳輸過程中鏈路中的電阻會(huì)導(dǎo)致插入損耗或衰減，并隨著頻率的提高而增加。在16 GT/s時(shí)，PCIe 4.0信號(hào)在典型的FR4通道(最常見的印刷電路板材料)中衰減顯著。因此，為確保PCIe 4.0設(shè)計(jì)的信號(hào)完整性需要額外的測(cè)試，原因是16GT/s（PCIe 4.0）的信號(hào)損失比8 GT/s（PCIe 3.0）的信號(hào)損失要大得多。PCIe 4.0在規(guī)范中增加了計(jì)時(shí)器部分以擴(kuò)展通道的范圍，并特別增加了系統(tǒng)的復(fù)雜性測(cè)試。即使測(cè)試復(fù)雜度增加，8 GT/s的PCIe 3.0測(cè)試次數(shù)也高于16 GT/s的PCIe 4.0測(cè)試次數(shù)。這是因?yàn)镻CIe 3.0需要測(cè)試三種不同的通道場(chǎng)景：即短、中、長(zhǎng)，而PCIe 4.0僅測(cè)試長(zhǎng)通道場(chǎng)景即可。與PCIe 3.0一樣，PCIe 4.0有時(shí)也被稱為“閉眼”規(guī)范。這意味著即使你有一個(gè)完美的發(fā)送器，以及一個(gè)基本零抖動(dòng)的發(fā)送器，當(dāng)你把發(fā)送器連接到一個(gè)頻道時(shí)，符號(hào)間的干擾會(huì)迫使“眼睛”閉上。能否成功傳輸PCIe 4.0信號(hào)，取決于接收器的均衡策略能否將“眼睛”打開。當(dāng)支持16 GT/s的PCIe 4.0設(shè)備鏈接到另一個(gè)支持16 GT/s的PCIe 4.0設(shè)備時(shí)，鏈路均衡有兩個(gè)步驟。首先，以8 GT/s的速度建立鏈接，如果成功，鏈路均衡過程將再重復(fù)一次，以達(dá)到16 GT/s的速率。對(duì)于PCIe 4.0，設(shè)計(jì)人員應(yīng)該評(píng)估其系統(tǒng)的性能變化耐受度。了解性能變化是必不可少的，因?yàn)樾盘?hào)性能因卡而異。這些差異會(huì)導(dǎo)致信道損耗、串?dāng)_和信道不連貫的增加，從而導(dǎo)致更多的系統(tǒng)噪聲、抖動(dòng)性能的惡化和信號(hào)閉眼。

PCIE5.0
自從PCIe4.0以后，PCIe的迭代速度明顯提速，PCIe4.0的市場(chǎng)還沒有焐熱，PCI-SIG于2019年5月發(fā)布了PCIe 5.0規(guī)范，將傳輸速率提高一倍，達(dá)到32 GT/s，同時(shí)保持低功耗和與前幾代的向后兼容性。PCIe 5.0承諾通過x16配置達(dá)到128 GB/s的吞吐量，在數(shù)據(jù)中心可實(shí)現(xiàn)400GE的速度。 PCIe 5.0和400GE的速度共同支持人工智能（AI）、機(jī)器學(xué)習(xí)、游戲、視覺計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)等應(yīng)用。這些進(jìn)步使5G、云計(jì)算和超大規(guī)模數(shù)據(jù)中心的創(chuàng)新得以推動(dòng)。PCIe 5.0標(biāo)準(zhǔn)是在4.0的基礎(chǔ)上做了一個(gè)相對(duì)簡(jiǎn)單的擴(kuò)展。它采用與PCIe 4.0相同的Tx和Rx測(cè)試方法，以及類似用于校準(zhǔn)接收器應(yīng)力抖動(dòng)測(cè)試的“眼睛”寬度和高度的方法。新標(biāo)準(zhǔn)進(jìn)一步降低了延遲，并兼容了長(zhǎng)距離應(yīng)用的信號(hào)損失。PCIe 5.0使用128b/130b編碼方案，該方案在PCIe 3.0和兼容的CEM連接器中首次亮相。PCIe 5.0中的新功能是均衡旁路模式，能實(shí)現(xiàn)從2.5 GT/s直接到32 GT/s的訓(xùn)練，可加快鏈路初始化速度，這有助于在發(fā)送器、信道和接收器條件的系統(tǒng)（如嵌入式系統(tǒng)）中減少鏈路啟動(dòng)時(shí)間，為32 GT/s的鏈路均衡測(cè)試提供了一條新的訓(xùn)練路徑。一般來說，除了需要實(shí)現(xiàn)速度提升，或者實(shí)現(xiàn)電氣更改以提高信號(hào)完整性和連接器的機(jī)械強(qiáng)度之外，規(guī)格變化很小。

PCIE6.0
PCI-SIG于2022年1月發(fā)布了PCIe 6.0規(guī)范。PCIe 6.0技術(shù)是第一個(gè)使用脈沖幅度調(diào)制4級(jí)（PAM4）信號(hào)編碼的PCI Express標(biāo)準(zhǔn)，使PCIe 6.0設(shè)備在保持相同信道帶寬的情況下能實(shí)現(xiàn)PCIe 5.0設(shè)備兩倍的吞吐量。PCIe 6.0技術(shù)最高可達(dá)64 GT/s，同時(shí)保持低功耗和向后兼容。PCIe 6.0承諾通過x16配置達(dá)到256GB/s的吞吐量，在數(shù)據(jù)中心實(shí)現(xiàn)800GE速度。PCIe 6.0和800GE的速度共同支持AI、機(jī)器學(xué)習(xí)、游戲、視覺計(jì)算、存儲(chǔ)和網(wǎng)絡(luò)等應(yīng)用，以推動(dòng)5G、云計(jì)算、超大規(guī)模數(shù)據(jù)中心等領(lǐng)域的發(fā)展。PCIe 6.0采用高階調(diào)制格式PAM4信號(hào)，是對(duì)PCIe 5.0技術(shù)的重大升級(jí)。但是，它對(duì)Tx和Rx測(cè)試使用了相同的高級(jí)方法，同時(shí)添加了一些特定于PAM4的新發(fā)射器測(cè)量編碼。與前幾代類似，PCIe 6.0設(shè)備采用64 GT/s操作的發(fā)送器和接收器均衡，并要求前向糾錯(cuò)（FEC）。除了這些電氣變化之外，PCIe 6.0還引入了流量控制單元(FLIT)編碼。與物理層的PAM4不同，F(xiàn)LIT編碼用于邏輯層，將數(shù)據(jù)分解為固定大小的數(shù)據(jù)包。PCIe 6.0以FLIT為單位進(jìn)行事務(wù)傳輸，每個(gè)FLIT有256 B數(shù)據(jù)（1 FLIT=236B TLP+6B DLP+8B CRC+6B FEC=256B），每B數(shù)據(jù)占用4 UI。此外，F(xiàn)LIT編碼還消除了以前PCIe規(guī)范的128B/130B編碼和DLLP（數(shù)據(jù)鏈路層數(shù)據(jù)包）開銷，從而顯著提高了TLP（事務(wù)層數(shù)據(jù)包）效率。雖然PCIe 6.0更具優(yōu)勢(shì)，并且已經(jīng)提出一年有余，但在PCIe 5.0還沒有完全普及的當(dāng)下，PCIe 6.0何時(shí)才能走進(jìn)用戶，有著諸多的不確定因素。目前來看，高性能和吞吐量的應(yīng)用程序更需要PCIe 6.0，例如包括用于AI工作負(fù)載的圖形處理單元、高吞吐量網(wǎng)絡(luò)應(yīng)用程序和Compute Express Link (CXL)技術(shù)，成為異構(gòu)計(jì)算架構(gòu)下數(shù)據(jù)交互的高速公路。PCIe 6.0接口在保持對(duì)前幾代產(chǎn)品的向后兼容性的同時(shí)，將傳輸速率提高了一倍，達(dá)到64 GT/s，在相同的最大16通道下提供256 GB/s的吞吐量.

PCIE7.0
標(biāo)準(zhǔn)組織PCI SIG宣布PCIe 7.0 ver0.9版本，并前瞻了核心參數(shù)。和這幾代的變化類似，PCIe 7.0在PCIe 6.0的基礎(chǔ)上再次實(shí)現(xiàn)帶寬翻翻，達(dá)到128GT/s，x16通道雙向可以達(dá)到512GB/s。即便是SSD常走的x2/x4通道，理論峰值速度也分別提高到64GB/s和128GB/s，想象空間無限大。細(xì)節(jié)方面，PCIe 7.0和6.0一樣，采用全新的PAM4調(diào)制，1b/1b編碼。值得一提的是，PCIe 7.0依然保持了向下兼容。PCI SIG組織稱，接下來的草案中會(huì)著重優(yōu)化信道參數(shù)，并提高能效水平。按計(jì)劃，PCIe 7.0標(biāo)準(zhǔn)正本會(huì)在2025年完工，外界認(rèn)為全面普及恐怕要到2028年左右了。值得一提的是，PCIe 3.0到4.0的更新間隔長(zhǎng)達(dá)6年，而從4.0之后，PCI-SIG組織基本保持了每?jī)赡暌淮蔚牡?.

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